522 		cs->BC_Write_Reg(cs, hscx, IPACX_CMDRB, 0x80);  // RMC  in bch_empty_fifo()
530 	cs->BC_Write_Reg(cs, hscx, IPACX_CMDRB, 0x80);  // RMC  in bch_empty_fifo()
575 	while (cnt--) cs->BC_Write_Reg(cs, hscx, IPACX_XFIFOB, *p++);  in bch_fill_fifo()
576 	cs->BC_Write_Reg(cs, hscx, IPACX_CMDRB, (more ? 0x08 : 0x0a));  in bch_fill_fifo()
618 			cs->BC_Write_Reg(cs, hscx, IPACX_CMDRB, 0x80);  // RMC  in bch_int()
660 		cs->BC_Write_Reg(cs, hscx, IPACX_CMDRB, 0x40);  // RRES  in bch_int()
703 			cs->BC_Write_Reg(cs, hscx, IPACX_CMDRB, 0x01);  // XRES  in bch_int()
738 		cs->BC_Write_Reg(cs, hscx, IPACX_MODEB, 0xC0);  // rec off  in bch_mode()
739 		cs->BC_Write_Reg(cs, hscx, IPACX_EXMB,  0x30);  // std adj.  in bch_mode()
740 		cs->BC_Write_Reg(cs, hscx, IPACX_MASKB, 0xFF);  // ints off  in bch_mode()
741 		cs->BC_Write_Reg(cs, hscx, IPACX_CMDRB, 0x41);  // validate adjustments  in bch_mode()
744 		cs->BC_Write_Reg(cs, hscx, IPACX_MODEB, 0x88);  // ext transp mode  in bch_mode()
745 		cs->BC_Write_Reg(cs, hscx, IPACX_EXMB,  0x00);  // xxx00000  in bch_mode()
746 		cs->BC_Write_Reg(cs, hscx, IPACX_CMDRB, 0x41);  // validate adjustments  in bch_mode()
747 		cs->BC_Write_Reg(cs, hscx, IPACX_MASKB, _MASKB_IMASK);  in bch_mode()
750 		cs->BC_Write_Reg(cs, hscx, IPACX_MODEB, 0xC8);  // transp mode 0  in bch_mode()
751 		cs->BC_Write_Reg(cs, hscx, IPACX_EXMB,  0x01);  // idle=hdlc flags crc enabled  in bch_mode()
752 		cs->BC_Write_Reg(cs, hscx, IPACX_CMDRB, 0x41);  // validate adjustments  in bch_mode()
753 		cs->BC_Write_Reg(cs, hscx, IPACX_MASKB, _MASKB_IMASK);  in bch_mode()
873 	cs->BC_Write_Reg(cs, 0, IPACX_MASKB, 0xff);  in clear_pending_ints()
874 	cs->BC_Write_Reg(cs, 1, IPACX_MASKB, 0xff);  in clear_pending_ints()
900 		cs->BC_Write_Reg(cs, 0, IPACX_MASKB, _MASKB_IMASK);  in init_ipacx()
901 		cs->BC_Write_Reg(cs, 1, IPACX_MASKB, _MASKB_IMASK);  in init_ipacx()
907 		cs->BC_Write_Reg(cs, 0, IPACX_CMDRB, 0x41);  in init_ipacx()
908 		cs->BC_Write_Reg(cs, 1, IPACX_CMDRB, 0x41);  in init_ipacx()